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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0124
いつでもどこでも名無しさん
04/12/10 10:49:52
ID:L1pP5+7W
always @(posedge clk ) sftreg[3:0] <= {sftreg[2:0], ^stfreg[2:0]};
でいいじゃん。
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