VHDLで質問なのですが、
generic文でフレキシブルなモジュールを作ったんです。
で、
generic ( WIDTH : integer );
port ( DATA : in std_logic_vector ( WIDTH-1 downto 0);
:
:

とかやりまして。
で、WIDTH=1にして、std_logicを繋いだら"型ちがーう"といわれまして。

std_logic_vectorにstd_logic繋ぐなよといわれました。ごもっともです。

じゃあってことで

signal A : std_logic_vector(0 downto 0);

はやっぱりはじかれたわけで。
泣く泣くWIDTH=1バージョンを個別モジュールで作ったんですが、なんだか
スマートじゃないなぁと。みなさんはこういう状況でどうします？